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时钟晶体振荡器的使用与终端设计

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浏览:- 发布日期:2019-09-05 16:50:01【

在当今的高性能系统中,需要一个出色的时钟源。随着专用集成电路(ASIC)的速度和性能达到更高的限制,分配该时钟源以驱动多个设备的需求变得更加困难。由于相关的快速边沿速率,系统中部署的较高频率导致长PCB迹线表现得像传输线。保持平衡系统需要适当的端接技术来实现应用中的跟踪路由。本应用笔记将重点介绍推荐的终止技术;关于输出负载的评论,并提供一些设计师要考虑的布局指南。

传输线理论简介

通常,大多数时钟源具有低阻抗输出。当这些器件用于驱动具有大阻抗的负载时,存在阻抗不匹配。根据应用条件,此阻抗不匹配会导致负载产生电压反射,从而产生时钟波形中的步进,振铃以及过冲和下冲。这可能通过降低负载处的时钟信号,错误的数据时钟和产生更高的系统噪声而导致系统性能不佳。

为了减少电压反射,需要正确终止信号迹线。适当终止的设计考虑因素可以用两个语句来概括:

1.使负载阻抗与线路阻抗相匹配

2.使源阻抗与线路阻抗匹配

对于大多数设计,第一种说法是首选方法,因为它消除了返回时钟源的反射。这样可以减少噪音,电磁干扰(EMI)和射频干扰(RFI)。

下图显示了阻抗不匹配对时钟源的影响

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常用终止技术

如上所述,为了减少电压反射,必须正确地终止迹线。 传输线的四种基本端接技术是串联,并联,戴维宁和AC

系列终止

串联终端消除了时钟源的反射,有助于保持信号质量。 这最适合驱动少量负载的TTL器件,因为时钟输出阻抗小于传输线特性阻抗。 图1显示了一系列终端。 电阻尽可能靠近时钟源放置。 R的典型设计值为10Ω75Ω

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R的值可以大于阻抗差,以便产生稍微过阻尼的状态并且仍然消除来自时钟源的反射。

系列终端的主要优点是:

1.简单,只需要一个电阻器

2.功耗低

3.在驱动高容性负载时提供电流限制;这还可以通过减少接地反弹来改善抖动性能

石英晶体振荡器系列终止的主要缺点是:

1.增加负载信号的上升和下降时间;这在一些高速应用中可能是不可接受的

2.无法驱动多个负载

平行和戴维宁终结

接下来的三种终端技术可提供更清晰的时钟信号,并消除负载端的反射。这些终端应尽可能靠近负载放置。

2描绘了并行终端。并联终端消耗的功率最大,不建议用于低功率应用。它也可能改变占空比,因为下降沿将比上升沿更快。它比串联终端具有一个优点,即上升和下降时间的延迟大约是一半。

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如图3所示,戴维宁终端将比并联终端消耗更少的功率,并且通常用于PECL应用,50Ω线路匹配至关重要。 R的总值等于传输线的特征阻抗。 如果需要过阻尼状态,则R的总值可略小于特征阻抗。 戴维宁终端的主要缺点是每条线路需要两个电阻器,并且在终端附近需要两个电源电压。 建议不要将此端接用于TTLCMOS电路。

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AC终止

AC端接,如图4所示,在并联支路中增加了一个串联电容。 由于RC时间常数,电容会增加时钟源的负载和延迟,但在稳态条件下将消耗很少或没有功率。 通常不建议使用此终端,因为它会通过增加传播延迟时间来降低时钟信号的性能。 为了保持有效终止,C L的值不应小于50pF。 较大的C L值将允许时钟边沿的快速转换,但随着电容器值的增加,较高的电流电平将通过,从而导致功耗的增加。 选择大于走线阻抗的R L值,以考虑负载输入阻抗的泄漏。

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输出负载简介

应注意不要使时钟源过载。 如果使用单个时钟源来驱动多个负载,则如果总负载超过时钟源的驱动能力,则会发生波形劣化。

过载的一些常见症状是波形削波,对称不平衡,信号幅度减小以及上升和下降时间值的变化。 通常随着时钟频率的增加,源驱动更高负载的能力将降低。 请务必参考时钟源规范以获得最大负载能力。

下图显示了重载对时钟源的影响。

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通用时钟输出类型

CTS时钟振荡器设计已经开发出来,具有各种封装选项,输入电压和输出类型。

HCMOSHCMOS / TTL兼容

今天的CTS设计提供“双兼容”振荡器,它们是能够驱动TTL应用的HCMOS输出类型。 由于转换时间较短,这些设备固有地具有更大的过冲和欠冲。 这可能不适合具有严格EMI要求的旧TTL设计。

CTS生产两种流行的HCMOS / TTL兼容时钟振荡器CB3 / CB3LV和型号636

下图显示了典型的HCMOS测试负载配置和波形参数。

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LVPECLLVDS

HCMOS逻辑技术相比,CTS LVPECLLVDS逻辑输出设计具有许多优势。

LVPECLLVDS技术从正电源获得其工作功率,从而实现与负载点处的HCMOS逻辑接口的必要兼容性。 这些逻辑输出还具有:

1.降低系统抖动; 由于较小的特征过渡区域

2.上升和下降时间更快

3.提供差分输出; 减少排放至关重要

4.能够直接驱动50Ω传输线

5.降低高频时的电源消耗

CTS Model 635提供两种输出类型的选项。

下图显示了典型的LV-PECL晶振LVDS测试负载配置和波形参数

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布局指南

在印刷电路板布局过程中采用良好的设计实践将最小化先前讨论的信号劣化。 PCB设计的一些常见指南是:

1.将时钟源物理定位在尽可能靠近负载的位置

2.限制时钟信号的走线长度

3.不要将时钟信号靠近电路板边缘

4.尽量避免在时钟信号路由中使用过孔。 过孔会改变走线阻抗,从而引起反射。

5.不要在电源和接地层上布设信号走线

6.避免在轨迹中出现直角弯曲,如果可能,请保持直线行程。 如果需要弯曲,请使用两个45°角或使用圆形弯曲(最佳). 

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7. V CC与时钟源地之间的去耦电容对于降低可能传输到时钟信号的噪声至关重要。 这些电容必须尽可能靠近V CC引脚。

8.为避免串扰,请在多个时钟源和高速开关总线之间保持适当的间隔。

9.差分跟踪路由应尽可能接近,以获得高耦合系数。 路由的长度应相等,以避免阻抗不匹配,从而导致不同的传播延迟时间。

10.使用单个时钟源驱动多个负载时,请考虑拆分路由。 使各个布线长度尽可能相等。

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结论

本应用笔记介绍了使用驱动各种负载的时钟源的应用的正确终端技术。 它还概述了用于生成可靠应用程序设计的布局考虑因素 所有这些技术都力求最大限度地减少降低时钟信号的条件,从而导致系统性能不佳。

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